生成 Verilog 文件

sbt执行runMain board.z710.VerilogGenerator

生成比特流二进制文件

假设你的 Vivado 安装目录是 E:\Xilinx（其他目录自行修改）

在yatcpu\vivado\z710路径执行

cd your_path\yatcpu\vivado\z710
E:\Xilinx\Vivado\2020.1\bin\vivado -mode batch -source generate_bitstream.tcl

执行后会自动弹出新窗口等待执行结束

烧板

使用cmd（不要用powershell）

cd your_path\yatcpu\vivado\z710

E:\Xilinx\Vivado\2020.1\bin\vivado -mode batch -source program_device.tcl

参考文档：
烧板验证 - YatCPU 实验文档 (sysu.tech)
测试文件由Tokisakix制作